我院在FPGA大数模乘硬件加速领域再获突破，研究成果《Area-Efficient Modular Multiplication on FPGA》在电路系统领域权威期刊《IEEE Transactions on Circuits and Systems II: Express Briefs》上发表。

大数模乘是RSA、椭圆曲线密码、全同态加密及零知识证明等密码学算法的核心运算，其硬件实现的面积效率直接影响加速器的成本与集成度。本研究针对基于预计算的模乘架构，深入探索了在FPGA上实现高面积效率模约减与乘法的优化路径。

该论文提出了一种面向FPGA的极高面积效率模乘器设计，主要创新点包括：

1.创新的内存策略分析：首次系统分析了在FPGA上采用不同存储资源（BRAM/LUT6/LUT5）实现模约减预计算表的等效面积成本，并确定了LUT5配置方案具有最优的面积效率。

2.新型压缩结构设计：提出了一种新型的广义并行计数器，仅需2个LUT6即可实现，相比已有方案面积成本降低33.3%，显著降低了模约减中压缩树网络的硬件开销。

3.整体架构优化与平衡：采用4项Karatsuba算法优化乘法器面积，并结合所提出的内存与压缩策略，对整体模乘流程的硬件延迟进行了精细化平衡设计。

在平台上的实现结果表明：在相同吞吐量前提下，当运算字长w=32/64/128/256比特时，本设计的芯片面积仅分别为目前最新颖的流水线模乘设计的41.7%、47.6%、47.6%和50.0%，面积效率提升显著。

我院博士研究生谢宇俊为该论文第一作者，刘远教授为论文通讯作者。广东工业大学集成电路学院为论文第一完成单位。

[1]Xie, Yujun; Liu, Yuan. Area-Efficient Modular Multiplication on FPGA. IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, 2025, 72(9):1253-1257.