报告题目：用于高速通信的低功耗PLL及CDR集成电路设计

报告人：张钊 博士

报告时间：2021年9月16日（星期四）下午15：30-17：00

地点：IC基地二楼报告厅

个人介绍：

张钊博士于2016年7月毕业于中国科学院半导体研究所，获工学博士学位。2016年12月至2018年12月，任香港科技大学电子与计算机工程学系博士后研究员。2019年3月至2020年9月任广岛大学先进理科系科学研究科助理教授。2020年11月起至今加入中国科学院半导体研究所，任中国科学院“百人计划”研究员。张钊博士的研究方向为模拟与混合信号集成电路设计，主要包括高性锁相环、面向高速高能效互联的高速有线通信收发器和面向能量收集应用场景的极低电压极低功耗集成电路。共发表学术论文40余篇，其中以第一作者身份发表学术论文20余篇，包括集成电路设计知名会议ISSCC、VLSI和A-SSCC以及知名期刊JSSC、TCAS-I、TCAS-II和TVLSI等共14篇。主持国家自然科学基金面上项目、地方科技计划项目和企业合作项目各一项。国际会议ICTA的技术程序委员会成员和分会主席。IEEE权威期刊JSSC，TCAS-I，TCAS-II，TMTT，MWCL的长期审稿人。

报告摘要：

为了进一步提高5G无线通信的数据率（e.g. > 10Gb/s），需要设计积分抖动小于100fs的极低抖动锁相环（PLL）来生成5G无线通信的本征信号，且需要保持低功耗，以保证足够长的移动设备待机时间。这极大地增加了锁相环的设计挑战。与此同时，四电平脉冲幅度调制（PAM4）收发器具有更复杂的电路结构和更高的功耗，尤其是其中的关键模块——PAM4时钟数据恢复器（CDR）。

本报告分为两部分：第一部分聚焦于高性能PLL和PAM4 CDR的低功耗设计技术，介绍报告人在CMOS高性能低功耗锁PLL和PAM4 CDR电路设计研究领域取得的进展，包括1款PLL和2款PAM4 CDR；第二部分主要分享报告人的学习集成电路的成长经历和心得，供学生还有研究人员参考。